Lattice elige FD-SOI y rediseña FPGA para visión integrada y AI de borde

Aunque están basados ​​en ram y, por lo tanto, necesitan arrancar desde la memoria adyacente, la empresa ha encontrado una manera de habilitar, configurar y estabilizar las salidas de chip dentro de los 3 ms de encendido, lo que permite que los FPGA se usen donde deben estar los estados de salida falsos evitado, como en el control del motor, en lugar de los FPGA basados ​​en flash tradicionalmente más rápidos.

Llamada CrossLink-NX, la familia "fue diseñada usando la nueva plataforma Lattice Nexus, que combina un proceso de fabricación FD-SOI de 28nm con una nueva arquitectura de tela FPGA diseñada por Lattice optimizada para operación de baja potencia en un factor de forma pequeño", según el firma.

"También es compatible con una biblioteca de software de diseño, bloques de IP y diseños de referencia de aplicaciones", dijo el director de marketing de Lattice, Gordon Hands. "Esto facilita que los desarrolladores integren FPGA CrossLink-NX en diseños Edge nuevos o existentes".

Entre los cambios arquitectónicos en comparación con sus ofertas anteriores, y particularmente para el procesamiento de IA, la empresa ha aumentado la relación de memoria a 170 bits / celda lógica, agregando bloques de memoria de 0.5Mbit junto con los bloques de 18kbit que introdujo hace un tiempo, y su memoria distribuida tradicional.

Se ha incluido una E / S programable de alta velocidad (no FPGA) y rápida programable, que incluye MIPI, PCIe y DDR3 para memoria, para adaptarse a aplicaciones de visión integradas.

Curtido

• 8 carriles D-PHY a 2.5 Gbit / s
• un carril PCIe a 5 Gbit / s

Programable rápido

• hasta 12 MIPI D-PHY a 1.5 Gbit / s
• LVDS, subLVDS, SGMII
• DDR3 a 1,066Mbit / s
• hasta 192 IOs en total

Junto al IO y la memoria hay bloques DSP y 17,000 o 40,000 celdas lógicas (tipo LUT4)) dependiendo del dispositivo (ver tabla).

Las partes iniciales son CrossLink-NX-17 y -40
Lattice enfatiza el pequeño tamaño mínimo del paquete
* disponible en el lanzamiento

El proceso FD-SOI de 28 nm se eligió después de "hablar con cientos de diferentes grupos de diseño de productos" según Hands, que reveló que los usos más comunes eran como comunicaciones 5G, visión integrada, seguridad crítica, hogar inteligente, fábrica inteligente y plataformas basadas en la nube.

El cambio a FD-SOI, hecho en las fábricas de Samsung, reduce automáticamente el consumo de energía a través de la capacidad parasitaria reducida, así como otras dos ventajas.

El primero es que el control de campo eléctrico de chip completo está disponible a través de la polarización del sustrato ("polarización inversa"), lo que permite cambiar la velocidad del dispositivo para el consumo de energía. Según Hands, esto se usa durante la fabricación del producto y está disponible para los usuarios (aunque no sobre la marcha: la configuración del dispositivo debe volver a cargarse después de un cambio de sesgo).

En segundo lugar viene la tasa de error blando muy reducida, porque los eventos de partículas alfa y rayos gamma en el sustrato subyacente ya no pueden afectar los canales del transistor (ver diagrama). “La tasa de error suave es hasta 100 veces menor que en FPGA similares, lo que la convierte en una solución atractiva para aplicaciones de misión crítica que deben operar de manera segura y confiable. El dispositivo CrossLink-NX inicial está diseñado para soportar entornos resistentes que se encuentran en aplicaciones exteriores, industriales y automotrices ", según Lattice, que reclama 21.84 FIT (fallas en el tiempo de más de mil millones de horas).

En comparación con los circuitos integrados de silicio a granel, los chips FD-SOI tener mucho menos volumen (naranja) vulnerable a errores suaves

Se reclama un bajo consumo de energía, a <40mW worst case in an 100kHz 85°C application and 75mW in a different 200MHz application.

Para dar una idea de la capacidad, la versión de celda de 40k será capaz de puentear video y procesar video, dijo Hands, agregando que podría soportar múltiples pantallas.

El arranque rápido proviene del uso de memorias quad SPI que se ejecutan a hasta 150MHz como almacenamiento de configuración no volátil.

Hands explicó que, después de hablar con cinco proveedores de memoria SPI, Lattice desarrolló un esquema de sondeo de encendido que interroga las tablas "SFDP" (parámetro detectable de flash serie) en la memoria. "Estamos utilizando la capacidad de SFDP para determinar si la memoria SPI está lista para ser utilizada o no", dijo. Luego, el FPGA carga y actúa sobre los datos de configuración de IO, de ahí los 3 ms a IO estable, y luego carga el resto de la configuración para que todo el FPGA funcione como está programado a menos de 15 ms desde el encendido, afirma.

Placa de desarrollo de sensores para CrossLink-NX

Para ir junto con sus dispositivos Nexus, Lattice ha actualizado su herramienta de diseño Radiant a la versión 2.0. "Además de agregar soporte para dispositivos de mayor densidad como la familia FPGA CrossLink-NX, la herramienta de diseño actualizada también ofrece nuevas características que hacen que sea más rápido y fácil que desarrollar diseños basados ​​en FPGA Lattice", según la firma.

"Los desarrolladores con poca o ninguna experiencia trabajando con FPGA deberían poder aprovechar rápidamente las funciones automatizadas de Lattice Radiant", afirmó el gerente de línea de productos Roger Do. "La herramienta los guía a través del flujo de diseño desde la creación del diseño, hasta la importación de IP, la implementación, la generación de flujo de bits y la descarga del flujo de bits en un FPGA".
Para los desarrolladores experimentados de FPGA, agregó, v2.0 permite un control más granular sobre la configuración de FPGA si se requieren optimizaciones específicas.

Las características adicionales incluyen:

• Herramienta de depuración en chip para la corrección de errores en tiempo real: se pueden insertar interruptores virtuales o LED en el código para confirmar la viabilidad. La configuración del bloqueo de IP rígido se puede cambiar.
• Análisis de sincronización mejorado para una planificación más precisa de rastreo y ruta y sincronización de reloj para evitar congestión de diseño y problemas térmicos.
• El editor de orden de cambio de ingeniería (ECO) ahora permite cambios incrementales en un diseño sin tener que volver a compilar toda la base de datos FPGA.
• La calculadora de "salida de conmutación simultánea" (SSO) analiza la integridad de la señal de pin individual en proximidad a otros pines.

Además de Radiant 2.0, hay una biblioteca de núcleos IP que incluye interfaces MIPI D-PHY, PCIe, SGMII y OpenLDI, y demostraciones para aplicaciones de visiones integradas comunes, como la agregación de sensores de imagen 4: 1.

Para el aprendizaje automático y el uso de inteligencia artificial, se pueden usar las herramientas SenseAI de la empresa.